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반도체 테라시대 '한국 선점'…그 뒤엔 KAIST가 있다-최양규교수팀,나노팹센터'8nm플래시메모리소자' 개발

[현장취재]최양규 교수팀·나노팹센터…’8nm 플래시 메모리 소자’ 개발

머리카락 한올에 12폭의 동양화를 그려 넣는다? 지금 당장은 불가능하다. 머리카락 두께의 1만2천분의 1에 해당하는 반도체 메모리 소자가 개발됐을 때 가능한 이야기다. 그 시대가 머지 않았다.

KAIST 연구진들이 세계에서 가장 작은 테라비트급 8나노미터(nm, 10억분의 1m) 플래시 메모리 소자를 개발했기 때문이다.

이 연구가 실제 상용화되면 엄지 손톱만한 크기의 칩에 1만2천500년분의 신문기사와 50만곡의 mp3 파일, 1천200여편의 DVD영화를 저장할 수 있다.

KAIST(한국과학기술원, 총장 서남표) 전자전산학과 최양규 교수팀과 나노종합팹센터(소장 이희철)는 실리콘 나노선(silicon nanowire)과 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 기술을 결합해 8나노미터급 3차원 차세대 비휘발성 플래시 메모리 소자를 개발했다.

무엇보다 이번 8나노미터급 메모리 소자 개발은 테라비트(1조비트)급 메모리시대를 열어줄 것으로 기대하고 있다. 지금까지 개발된 최고 수준의 메모리칩은 지난해 삼성전자가 개발한 40나노미터급 회로선폭의 32기가비트(GB) 메모리칩. 8나노미터급 메모리 소자가 상용화되면 삼성의 32기가 메모리 칩 크기를 25분의 1로 줄일 수 있다.

또한 이번 연구는 기존의 비휘발성 메모리 기술의 한계를 일보 진전시켜 ‘황의 법칙’이 10나노미터급 이하까지 유지될 수 있다는 가능성을 제시했다. 그동안 실리콘 기술을 이용한 반도체 소자는 10나노미터의 벽을 넘기 어렵다는 인식이 지배적이었다.

최양규 교수는 ‘이번 연구성과는 메모리의 집적도가 매년 두 배씩 증가한다는 ‘황의 법칙’이 10나노미터 이하까지 유지될 수 있다는 가능성을 보여줬다’며 ‘지금 속도대로 기술이 발전한다면 2034년 경이면 1*1cm 사이즈의 칩에 전 인류의 모든 IT정보를 저장할 수도 있을 것’이라고 전망했다.

숨은 주역 ‘나노종합팹센터’ 기술진…’업무 시작하면 꼬박 30시간 매달려’

‘반도체 시제품 제작 공정은 시간과의 싸움입니다. 작은 셀(Cell) 하나를 설계하는데도 꼬박 30시간이 넘게 걸리죠. 피말리는 공정입니다.'(전상철 나노종합팹센터 연구원)

최 교수팀과 공동연구를 추진했던 KAIST 나노종합팹센터 연구팀의 반도체 개발 담당자들의 노고 역시 적지 않다.

최 교수팀의 역할은 아이디어 도출을 통한 핵심기술 개발. 이를 넘겨받아 실제로 반도체 시제품을 제작하는 역할은 모두 팹센터에서 진행됐다.

펩센터 연구팀은 크게 나노패턴팀, 확산 박막팀, 특성평가팀으로 구분된다. 나노패턴팀에서는 반도체 생산의 기본틀이 되는 실리콘웨이퍼(siliconwafer)의 회로를 구성하는 패터닝(patterning) 작업을 시행한다. 담당자의 숙련도에 따라 차이가 있지만, 한번 업무를 시작하면 적어도 30시간 이상이 걸리는 작업이다.

전상철·김광희 연구원은 패터닝 작업을 위해 며칠 씩 밤을 새는 작업도 불사했다. 일단 작업을 시작하면 지속적으로 장비들을 확인해야 해, 자리를 뜨는 것도 쉽게 허용되질 않는다.

이렇게 제작된 웨이퍼는 확산 박막팀으로 넘겨진다. 에칭(삭각)이라 불리는 공정을 통해 정밀하게 웨이퍼를 깍아낸다.

웨이퍼를 깍아내는 작업은 오재섭 연구원의 몫이다. 연구원내 에칭 전문가인 그는 한 장의 웨이퍼를 오차 없이 깍아 내기 위해 몇 차례 씩 실험 과정을 거친다. 웨이퍼 1장의 가격이 1백만원을 호가하는 만큼, 작은 실수도 용납되지 않는다.

△ 최양규 교수님

ⓒ2007 HelloDD.com
오 연구원의 손을 떠난 웨이퍼는 다시 이기성 연구원의 손으로 넘겨진다. 이 연구원의 역할은 삭각된 웨이퍼 위에 절연막을 씌우는 것. 새로 개발된 8nm 반도체 소자는 SONOS라 불리는, 전류 제어기술이 포함돼 있어 정밀한 가공이 뒤따라야 했다.

남은 작업은 ‘나노의 세계’를 두 눈으로 확인하고, 정밀가공이 올바르게 진행됐는지를 평가하는 일. 이 작업은 특성평가팀에서 진행한다. 전자현미경을 이용, 웨이퍼의 구석구석을 검사하는 작업이다.

이 작업은 박윤창 기술원의 몫이다. 박 연구원은 원자수준의 해상도를 자랑하는 ‘투과전자현미경’ 장비를 사용, 반도체 내부를 샅샅이 검사한다. 손톱만한 반도체 칩이지만, 원자단위로 내부를 검사하다 보면 검사가 필요한 부분을 찾아내는 것만도 보통일이 아니라는 것이 그의 설명이다.

수많은 실패 뒤 성공…주말반납, 연말 망년회도 못가

KAIST 연구팀들은 이번 연구를 위해 꼬박 1년 이상을 투자했다. 최초로 연구개발 과정에 들어간 것은 지난해 2월. 1개월 만에 웨이퍼를 제작해 봤지만 보기 좋게 실패했다. 성급함이 원인이라 판단한 연구팀은 절치부심, 2차 제작에 들어갔으니 이 역시 실패했다. 실패 원인을 규명하고, 또 다시 본격적인 연구에 돌입했다.

지난 9월의 일이다. 시간이 없었다. 연구기간이 제한된 만큼 연말까지는 제작을 마쳐야만 했다. 결국 이들은 크리스마스 날도, 연말 망년회 날도 집에 들어가질 못했다. 최종 완성된 회로를 손에 쥐고 만세를 부른 시점은 2006년 마지막 날, 12월 31일이었다.

한 연구원은 ‘웨이퍼 한 장을 패터닝하고, 기계에 넣을 때 마다 기도하는 마음이 든다’며 ‘제작에 실패해 못쓰게 된 웨이퍼만 50장은 넘을 것’이라고 전했다.

어떻게 개발했나?’…테라시대’ 진입 토대

이번에 개발된 3차원 메모리 소자는 전자의 이동 통로인 실리콘 나노선 위에 산화막-질화막-산화막(Oxide-Nitride-Oxide, ONO)을 차례로 쌓아 올리고 이렇게 형성된 게이트 절연막(ONO)과 실리콘 나노선을 게이트가 3차원적으로 감싸고 있는 새로운 형태의 비휘발성 메모리 구조다.

이번 연구의 핵심 기술인 전자선을 이용한 초미세 나노선과 게이트 절연막 형성 기술은 과학기술부에서 지원해 구축된 세계 최고 수준의 나노종합팹센터 장비와 기술진들의 도움으로 개발됐다.

▲구조 설명도. 8nm 선폭의 폴리실리콘 게이트 전극이 실리콘 나노선과
ONO 절연막을 3차원적으로 감싸고 있다.
ⓒ2007 HelloDD.com
개발된 메모리 소자는 실리콘 나노선 위에 기존의 전하 저장층인 도체형 부유게이트(Floating Gate) 대신, 전하 저장장소(트랩, Trap)를 많이 갖고 있는 부도체형의 질화막에 전하를 저장시키는 SONOS 구조를 결합시킨 것이다.

또한 부도체인 질화막에 전하를 저장함에 따라 인접한 메모리 소자간의 정보 간섭을 줄일 수 있는 장점이 있다.

연구 결과는 오는 6월 12일 일본 교토에서 개막되는 국제 학술회의인 ‘초고집적회로 국제학회(Symposium on VLSI Technology)’에서 발표될 예정이다.

앞으로 해결해야할 기술적 과제는?

8나노미터급 3차원 차세대 비휘발성 플래시 메모리 소자 구조를 이용한 비휘발성 메모리의 상용화를 위해서는 게이트 선폭보다 넓은 면적을 차지하고 있는 ONO 박막 두께를 낮추기 위한 초박막 형성 기술과 물성 개선연구가 선행돼야 한다. 또한 궁극적으로는 대체 절연막을 찾는 재료 연구가 병행돼야 한다. 현재 기술력으로 보면 2020년 경 3차원 비휘발성 메모리가 개발될 것으로 예상되고 있다.

최 교수는 ‘이번 개발을 통해 얻은 차세대 비휘발성 메모리 원천기술 및 응용기술은 공동개발 완료 후 실용화와 상용화를 목적으로 하고 있다’며 ‘연구를 통해 얻은 기술 정보, 연구 인력, 노하우 등은 산업체에 제공해 향후 우리나라가 세계 반도체 시장에서 유리한 입지를 확보하는데 기여할 수 있도록 할 계획’이라고 밝혔다.

실리콘 나노선과 SONOS를 응용한 3차원 비휘발성 메모리 소자기술을 적용할 경우, 낸드플래시 시장 창출 효과는 10년간 250조원이 넘을 것으로 예상된다.

이에 대해 그는 ‘반도체 기술이 정보통신과 나노바이오 등 관련 산업에 미치는 파급 효과까지 고려할 때 경제적 부가가치를 단순 계산하기 어렵다’고 덧붙였다.

<대덕넷 문정선, 전승민 기자> jsmoon@hellodd.com
2007년 03월 13일